1：FPGA/CPLD簡介掌握常(chang)用FPGA/CPLD的基(ji)本結構；FPGA與CPLD的比(bi)較(jiao)， FPGA/CPLD常(chang)用開發工(gong)具(ju)
2：開發流程需求(qiu)分(fen)析(xi)到模塊劃(hua)分(fen)； 設計輸入到綜(zong)合(he)優(you)化；實現到時序收斂(lian)；仿真(zhen)測(ce)試(shi)到板級調試(shi)
3：軟(ruan)件開(kai)發平臺搭建Quartus Ⅱ的安裝(zhuang)、ModelSim的安裝(zhuang)；基本開(kai)發流程概(gai)述； 第一(yi)個(ge)工程實例、工程建與設計輸入； 行為仿(fang)(fang)真 、引腳(jiao)分配(pei)與編譯(yi)、門(men)級仿(fang)(fang)真、板級調試
4：VERILOG語言入門能熟練(lian)使用(yong)VERILOG設(she)計多路選擇(ze)器和鎖存器； 能使用(yong)VERILOG設(she)計全加器
5：VERILOG的(de)(de)設計(ji)基礎了解Verilog HDL； 掌握Verilog HDL的(de)(de)模塊(kuai)中(zhong)的(de)(de)端口(kou)定義(yi)，模塊(kuai)的(de)(de)描述方法
6：VERILOG的數(shu)(shu)據(ju)類(lei)型和運(yun)(yun)算(suan)符(fu)掌(zhang)握(wo)(wo)數(shu)(shu)據(ju)類(lei)型，運(yun)(yun)算(suan)符(fu)，運(yun)(yun)算(suan)符(fu)的優先級(ji)；掌(zhang)握(wo)(wo)邏輯(ji)值，線網，寄存器，數(shu)(shu)字的表示，向量，數(shu)(shu)組，參數(shu)(shu)，字符(fu)串(chuan)等(deng)
7：VERILOG模(mo)(mo)塊(kuai)(kuai)模(mo)(mo)塊(kuai)(kuai)的基本概念，模(mo)(mo)塊(kuai)(kuai)的例化，模(mo)(mo)塊(kuai)(kuai)的測試
8：VERILOG順序代碼塊；VERILOG并(bing)行(xing)代碼塊兩(liang)個過(guo)(guo)程(cheng)，寄存器變量的過(guo)(guo)程(cheng)賦值(zhi)(zhi)、線網變量的連續賦值(zhi)(zhi)、時序控制
9：VERILOG語言的條件語句(ju)掌握if語句(ju)，case語句(ju)，循環語句(ju)與結構說明(ming)語句(ju)
10：仿(fang)真(zhen)熟練(lian)掌握延時(shi)模型、固有延時(shi)、傳輸延時(shi)、仿(fang)真(zhen)6 ；仿(fang)真(zhen)激勵信號(hao)的產生； VERILOG測試基準；VERILOG系統級仿(fang)真(zhen)
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